Dalle Porte AND OR NOT Al Sistema Calcolatore. Un viaggio nel mondo delle reti logiche in campagnia del linguaggio Verilog.

Prefazione

Capitolo I - Reti logiche, linguaggio Verilog e algebra booleana

1. Sistemi modellabili come reti logiche
2. Un primo impatto con il linguaggio Verilog
3. Variabili a un bit e variabili a più bit
4. Qualche ulteriore cenno al linguaggio Verilog
5. Modelli strutturali astratti per le reti logiche
6. L'algebra booleana
7. Dalle espressioni alle funzioni e alla loro manipolazione tramite i teoremi di Shannon

Capitolo II - Le reti combinatorie

1. Definizione e principi di funzionamento delle reti combinatorie
2. Le porte AND, OR, NOT, NAND e NOR
3. Possibili descrizioni in liguaggio Verilog delle reti combinatorie
4. Le reti che implementano i mintermini
5. Reti combinatorie di largo uso: il decoder, il decoder con abilitazione, il demultiplexer, il multiplexer
6. Modelli strutturali per le reti combinatorie
7. Sintesi a costo minimo secondo il modello circuitale a due livelli di logica SdP
8. Sintesi a costo minimo mediante le mappe di Karnaugh
9. Matrici logiche programmabili
10. Fenomeni transitori nelle reti combinatorie
11. Il buffer, le porte 3-state, gli elementi di ritardo e i formatori di impulso
12. Struttura interna delle porte in tecnologia CMOS

Capitolo III - Gli elementi di memoria e le RAM statiche

1. Come dotare le reti logiche di memoria
2. Dall'anello al latch SR
3. Il problema dello stato interno iniziale degli elementi di memoria
4. Due classici linguaggi di descrizione del comportamento delle reti sequenziali: tabelle e grafi di flusso
5. Il D latch e il D flip-flop
6. Le memorie RAM statiche
7. Le «memorie» Read Only

Capitolo IV - Le reti sequenziali asincrone

1. Definizione e prinicipi di funzionamento delle reti sequenziali asincrone
2. Un modello strutturale per le reti sequenziali asincrone
3. Esempi di reti sequenziali asincrone
4. Un modello strutturale per reti sequenziali asincrone, con latch SR come dispositivo di memoria
5. Il latch SR: un approfondimento
6. Il D flip-flop

Capitolo V - Le reti sequenziali sincronizzate

1. Il registri e le reti sequenziali sincronizzate
2. I contatori
3. I registri multifunzionali
4. Modelli di base per le reti sequenziali sincronizzate: il modello di Moore
5. Un primo esempio di rete sequenziale sincronizzata di Moore: il filp-flop JK
6. Un secondo esempio di rete sequenziale sincronizzata di Moore
7. Modelli di base per le reti sequenziali sincronizzate: il modello di Mealy
8. Modelli di base per le reti sequenziali sincronizzate: il modello di Maely Ritardato
9. Modelli e descrizioni per le reti sequenziali sincronizzate complesse
10. Decomposizione delle reti sequenziali sincronizzate complesse in una parte operativa e in una parte controllo
11. Tecniche di microprogrammazione per implementare la parte di controllo

Capitolo VI - Struttura di un semplice calcolatore

1. Blocchi funzionali di un calcolatore e loro collegamento
2. Modello funzionale di un smeplice calcolatore basato sul processore sEP8
3. Il linguaggio mnemonico del processore sEP8
4. Il set delle istruzioni del processore sEP8
5. Architettura di un semplice calcolatore basato sul processore sEP8
6. Struttura interna del processore sEP8
7. Visione funzionale delle interfacce e loro gestione a controllo di programma
8. Considerazioni sulla gestione dello spazio di I/O in un linguaggio ad alto livello
9. Struttura interna di semplici interfacce parallele
10. Struttura interna di semplific interfacce seriali start/stop
11. Le interfacce per la conversione digitale/analogico e analogico/digitale 12 La scheda video

Capitolo VIII - Il meccanismo dell'interruzione

1. Genralità
2. I 256 tipi di interruzioni
3. Le istruzioni connesse al meccanismo di interruzione
4. Modifiche da apportare al processore sEP8 per implementare il meccanismo delle interruzioni software
5. Modificje da apportare al processore sEP8 per implementare il meccanismo delle interruzioni: un esempio
6. Modifiche da apportare al processore sEP8 per implementare il meccanismo delle interruzioni esterne
7. Descrizione completa del processore sEP8, potenziato per supportare il meccanismo delle interruzioni
8. Il sottosistema controllore-sorgenti di interruzioni esterne
9. Ingresso e uscita dati a interruzione di programma
10. Struttura e gestione di un timer

Capitlo VIII - Un semplice meccanismo di protezione

1. Generalità
2. Modifiche da apportare al processore per dotarlo del meccanismo di protezione
3. Descrizione finale del processore sEP8 potenziato per supportare il meccanismo di protezione
4. I cavalli di Troia
5. Per concludere

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Originariamente visto qui: Dalle porte AND OR NOT al sistema calcolatore.